maxplus2功能介紹：
1.設計輸入。在傳統設計中，設計人員是應用傳統的原理圖輸入方法來開始設計的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規模設計中得到了廣泛應用。
2.前仿真(功能仿真)。設計的電路必須在布局布線前驗證電路功能是否有效。(ASCI設計中，這一步驟稱為第一次Sign-off)PLD設計中，有時跳過這一步。
3.設計編譯。設計輸入之后就有一個從高層次系統行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入的某種或某幾種數據格式(網表)轉化為軟件可識別的某種數據格式(網表)。
4.優化。對于上述綜合生成的網表，根據布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元，并與指定的庫映射生成新的網表，這是減小電路規模的一條必由之路。
5.布局布線。在PLD設計中，3-5步可以用PLD廠家提供的開發軟件(如 Maxplus2)自動一次完成。
6.后仿真(時序仿真)需要利用在布局布線中獲得的精確參數再次驗證電路的時序。(ASCI設計中，這一步驟稱為第二次Sign—off)。
7.生產。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產
max+plus ii常見問題：
1.maxplus2 仿真時出現錯誤：當前的License文件所支持的，不包括"VHDL 設計輸入“應用或特征怎么辦?
因為你軟件所持有的權限，不支持VHDL語言。
2.maxplus2 不能編譯怎么辦?
因為license文件可能有問題，可以再重新下載license文件。
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